توضیحات

آموزش ایجاد محیط اعتبارسنجی با استفاده از UVM

نام دوره : Design Verification with SystemVerilog/UVM

پیش‌نیاز

• آشنایی پایه با مدارهای مجتمع دیجیتال و نحوه مدل‌سازی آن‌ها در زبان HDL مانند Verilog

• نیازی به دانستن SystemVerilog به صورت عمیق نیست، اما دانش قبلی در OOP و Verilog الزامی است

توضیحات

تسلط بر کتابخانه UVM و ساخت محیط اعتبارسنجی: مروری جامع بر دوره

در این دوره، شما با دو حوزه کلیدی آشنا خواهید شد:

• کتابخانه UVM: کشف تمامی قابلیت‌ها، ویژگی‌ها و نکات پنهان آن و نحوه استفاده مؤثر از آن در محیط‌های اعتبارسنجی.

• ایجاد محیط اعتبارسنجی: یادگیری گام‌به‌گام ساخت یک محیط اعتبارسنجی قدرتمند از پایه با استفاده از UVM.

اهداف دوره

در طول دوره، شما را در فرآیند توسعه یک محیط اعتبارسنجی هدایت خواهیم کرد؛ محیطی که با دقت و بر پایه کتابخانه UVM طراحی می‌شود.

هر آموزش، قابلیت‌های جدیدی را معرفی می‌کند و نشان می‌دهد که در هر مرحله از پروژه جامع، چه ویژگی‌هایی از UVM مورد نیاز است.

ما از پلتفرم EDA Playground برای توسعه محیط اعتبارسنجی استفاده خواهیم کرد. در پایان، پروژه نهایی شامل بیش از ۵۰۰۰ خط کد خواهد بود که نشان‌دهنده مهارت‌ها و دانش به‌دست‌آمده شما است.

آنچه در پایان دوره آموزش ایجاد محیط اعتبارسنجی با استفاده از UVM خواهید آموخت

• ساخت UVM Agent‌ها و درک نقش آن‌ها

• مدل‌سازی رجیسترهای طراحی با استفاده از کتابخانه UVM

• راه‌اندازی DUT (Device Under Test) در محیط اعتبارسنجی

• اعتبارسنجی خروجی‌های DUT برای اطمینان از صحت و عملکرد

• پیاده‌سازی پوشش عملکردی (Functional Coverage) در SystemVerilog

• نوشتن و اجرای تست‌های تصادفی برای پوشش سناریوهای گسترده

• به‌کارگیری روش‌های پیشرفته دیباگ برای شناسایی و رفع مشکلات

• کشف و استفاده از قابلیت‌های پنهان کتابخانه UVM برای بهبود پروژه‌ها

دوره آموزش ایجاد محیط اعتبارسنجی با استفاده از UVM برای چه کسانی است:

• دانشجویان و مهندسانی که می‌خواهند اعتبارسنجی در سطح ماژول را با استفاده از زبان SystemVerilog و کتابخانه UVM یاد بگیرن

بخشی از دوره :