توضیحات

پایه و اساس UVM برای تایید صحت سخت افزار

نام دوره : UVM for Verification Part 1 : Fundamentals

پیش نیاز:

• اصول سیستم Verilog Testbench Environment

دوره های زیر به همراه این دوره پیشنهاد می شوند:

مبانی SystemVerilog برای تایید صحت سخت افزار قسمت اول

مبانی SystemVerilog برای تایید صحت سخت افزار قسمت دوم: پروژه ها

توضیحات:

نوشتن بنچ کارک های تست Verilog پس از تکمیل طراحی RTL همیشه سرگرم کننده است.

می توانید به مشتریان اطمینان دهید که در سناریوهای آزمایش شده طرح بدون اشکال خواهد بود.

از آنجایی که پیچیدگی سیستم روز به روز در حال افزایش است، System Verilog به دلیل قابلیت های قدرتمند و قابلیت استفاده مجدد که به مهندسان تأیید کمک می کند تا به سرعت باگ های پنهان را پیدا کنند، به گزینه ای برای تأیید تبدیل می شود.

سیستم Verilog از رویکرد ساختاری عقب مانده است در حالی که UVM برای تشکیل یک اسکلت عمومی بسیار سخت کار می کند.

افزودن پایگاه داده پیکربندی، روشی را که در گذشته با زبان تأیید کار می‌کردیم تغییر می‌دهد. در عرض چند سال، مهندسان تأیید قابلیت‌های UVM را تشخیص دادند و UVM را به عنوان یک استاندارد واقعی برای تأیید طراحی RTL پذیرفتند.

UVM یک دوره طولانی در دامنه تأیید خواهد داشت، بنابراین یادگیری UVM به مشتاقان VLSI کمک می کند تا در این حوزه شغلی را دنبال کنند.

این دوره اصول متدولوژی تأیید جهانی را مورد بحث قرار خواهد داد.

دوره پایه و اساس UVM برای تایید صحت سخت افزار مبتنی بر آزمایشگاه است که به گونه‌ای طراحی شده است که هر کسی بدون تجربه قبلی OOPS یا سیستم Verilog می‌تواند فوراً شروع به نوشتن اجزای UVM مانند:

Transaction، Generator، Sequencer، Driver، مانیتور، Scoreboard، Agent، Environment، Test کند. تمرین‌های کدنویسی، پروژه‌ها و مثال‌های ساده متعددی در طول دوره برای ایجاد پایه‌های قوی UVM استفاده می‌شوند.

دوره پایه و اساس UVM برای تایید صحت سخت افزار برای چه کسانی است:

• هر کسی که به نقش مهندس تأییدیه علاقه دارد