توضیحات

آموزش مبانی SystemVerilog برای تایید صحت سخت افزار قسمت اول

نام دوره : SystemVerilog for Verification Part 1: Fundamentals

پیش نیاز:

• مبانی Verilog و الکترونیک دیجیتال

توضیحات:

صنعت VLSI به دو شاخه محبوب تقسیم می شود. طراحی سیستم و تایید سیستم Verilog، VHDL انتخاب محبوب برای اکثر مهندسان طراحی که در این حوزه کار می کنند است.

اگرچه، تأیید عملکرد اولیه را می توان با زبان توصیف سخت افزار انجام داد. زبان توصیف سخت افزار دارای قابلیت های محدودی برای انجام تحلیل پوشش کد، تست Corner case و غیره است و در واقع گاهی انجام این بررسی با HDL غیر ممکن می شود.

از این رو زبان‌های تأیید تخصصی مانند SystemVerilog شروع به تبدیل شدن به انتخاب اصلی برای تأیید طرح می‌کنند.

ماهیت شی گرا SystemVerilog به ویژگی هایی مانند وراثت، چندشکلی و غیره اجازه می دهد تا قابلیت های یافتن باگ های حیاتی را در طراحی که HDL به سادگی نمی تواند پیدا کند،پوشش دهد.

راستی‌آزمایی مطمئناً در مقایسه با طراحی یک سیستم دیجیتال پیچیده‌تر و جالب‌تر است و از این رو از تعداد زیادی از ساختارهای OOP در مقابل Verilog تشکیل شده است.

SystemVerilog یکی از محبوب‌ترین انتخاب‌ها در میان Verification Engineer برای تأیید سیستم دیجیتال است.

این سفر شما را به متداول‌ترین تکنیک‌های مورد استفاده برای نوشتن SystemVerilog Testbench و انجام تأیید تراشه‌ها می‌برد.

ساختار دوره آموزش مبانی SystemVerilog برای تایید صحت سخت افزار قسمت اول به گونه ای است که هرکسی که می خواهد در مورد System Verilog بیاموزد می تواند همه چیز را درک کند. در نهایت، تمرین کلید متخصص شدن است.

دوره آموزش مبانی SystemVerilog برای تایید صحت سخت افزار قسمت اول برای چه کسانی است:

• هر کسی که مایل است برای تأیید RTL به SystemVerilog Testbench مهاجرت کند

بخشی از دوره :