توضیحات

آموزش استفاده از UVM برای تایید صحت سخت افزار با پروژه

نام دوره : UVM for Verification Part 2 : Projects

برای دریاف قسمت اول دوره کلیک کنید

پیش نیاز:

• مبانی UVM

توضیحات:

نوشتن تست Verilog پس از تکمیل طراحی RTL همیشه سرگرم کننده است.

می توانید به مشتریان اطمینان دهید که در سناریوهای آزمایش شده طرح بدون اشکال خواهد بود.

از آنجایی که پیچیدگی سیستم روز به روز در حال افزایش است، System Verilog به دلیل قابلیت های قدرتمند و قابلیت استفاده مجدد که به مهندسان تأیید کمک می کند تا به سرعت باگ های پنهان را پیدا کنند، به گزینه ای برای تأیید تبدیل می شود.

سیستم Verilog از رویکرد ساختاری عقب مانده است در حالی که UVM برای تشکیل یک اسکلت عمومی بسیار سخت کار می کند.

افزودن پایگاه داده پیکربندی، روشی را که در گذشته با زبان تأیید کار می‌کردیم تغییر می‌دهد.

در عرض چند سال، مهندسان تأیید قابلیت‌های UVM را تشخیص دادند و UVM را به عنوان یک استاندارد واقعی برای تأیید طراحی RTL پذیرفتند.

UVM یک دوره طولانی در حوزه تأیید خواهد داشت، بنابراین یادگیری UVM به مشتاقان VLSI کمک می کند تا در این حوزه شغلی را دنبال کنند.

این یک دوره آموزشی مبتنی بر آزمایشگاه است که به گونه‌ای طراحی شده است که هر کسی با اصول UVM می‌تواند بفهمد که مهندسان تأیید چگونه از UVM برای تأیید RTLها و بلوک‌های فرعی رایج در FPGA استفاده می‌کنند.

دوره آموزش استفاده از UVM برای تایید صحت سخت افزار با پروژه شامل تایید مدار ترکیبی مانند جمع کننده ترکیبی، مدار متوالی مانند فلیپ فلاپ داده، رابط های ارتباطی مانند تولید کننده ساعت، UART، SPI و I2C و پروتکل های اتوبوس مانند APB، AXI و نمایش چند مفهوم مفید UVM مانند یک توالی سنجی مجازی، تجزیه و تحلیل TLM FIFO، و یک کتابخانه توالی.

دوره آموزش استفاده از UVM برای تایید صحت سخت افزار با پروژه برای چه کسانی است:

• هر کسی که علاقه مند به درک کاربردهای UVM برای تأیید رفتار عملکردی RTL است

بخشی از دوره :