توضیحات
آموزش عیب یابی سحت افزار به کمک SystemVerilog
نام دوره : SystemVerilog Assertions & Functional Coverage FROM SCRATCH
پیش نیاز:
دانش اولیه Verilog
دانش اولیه طراحی سخت افزار و تایید
بدون نیاز دانش SystemVerilog OOP
بدون نیاز دانش SystemVerilog UVM
توضیحات:
SystemVerilog Assertions and Functional Coverage یک دوره جامع از ابتدا در مورد زبان‌های اظهارات و پوشش عملکردی است که ویژگی‌های SV LRM 2005/2009 و 2012 را پوشش می‌دهد.
این دوره به دانش قبلی OOP یا UVM نیاز ندارد.
این دوره توسط یک جانباز 30 ساله در طراحی CPU و SoC تدریس می شود که ویرایش دوم کتابی در مورد SVA و FC در سال 2016 منتشر کرده است و دارای 19 اختراع ایالات متحده در تأیید طراحی است.
این دوره بیش از 50 سخنرانی دارد و 12 ساعت به طول می انجامد که شما را گام به گام در یادگیری زبان ها راهنمایی می کند.
دانش به‌دست‌آمده از این دوره به شما کمک می‌کند تا باگ‌های حیاتی و سخت‌یابی طراحی را پیدا کرده و پوشش دهید.
اظهارات SystemVerilog و پوشش عملکردی بخش های بسیار مهمی از روش کلی تأیید عملکرد هستند و همه مهندسین تأیید برای موفقیت به این دانش نیاز دارند.
دانش SVA و FC از نکات برجسته رزومه شما در هنگام جستجوی یک شغل یا پروژه چالش برانگیز خواهد بود.
دوره آموزش عیب یابی سحت افزار به کمک SystemVerilog راهنمای گام به گام یادگیری SVA و FC را با بسیاری از برنامه های کاربردی واقعی ارائه می دهد تا به شما کمک کند SVA و FC را در کوتاه ترین زمان ممکن در پروژه خود اعمال کنید.
SVA و FC به جنبه حیاتی پوشش دامنه عملکردی و ترتیبی کمک می کنند که به سادگی با پوشش کد امکان پذیر نیست.
دوره آموزش عیب یابی سحت افزار به کمک SystemVerilog برای چه کسانی است:
- مهندسین طراحی و تایید سخت افزار
- فارغ التحصیلان جدید کالج که وارد حوزه طراحی و تأیید VLSI می شوند
- مهندسین و مشاوران برنامه EDA
یودمی ایران –
دوره درخواستی خود را از راه های ارتباطی درخواست کنید